Implementación hardware del estandar de encriptación avanzado (AES) en una FPGA

Celi Mendez, Jorge Alberto

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Facultad de Ingeniería en Electricidad y Computación
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Tesis de Ingeniería en Ciencias Computacionales
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dc.contributor.advisor	Ponguillo Intriago, Ronald Alberto, Director
dc.contributor.author	Celi Mendez, Jorge Alberto
dc.creator	Espol
dc.date.accessioned	2017-08-01T16:39:09Z
dc.date.available	2017-08-01T16:39:09Z
dc.date.issued	2012
dc.identifier.citation	Celi, J. (2012). Implementación hardware del estándar de encriptación avanzado (AES) en una FPGA. [Tesis de grado]. Escuela Superior Politécnica del Litoral. Guayaquil.
dc.identifier.uri	http://www.dspace.espol.edu.ec/xmlui/handle/123456789/39821
dc.description	En la seguridad informática, la protección de la información tiene una gran importancia por lo cual se hace necesario el uso de técnicas que nos permitan en alguna medida asegurar que la información mantenga su integridad y confidencialidad en la transmisión y almacenamiento, esta técnicas básicas que se necesitan para proteger la información las provee la criptografía. El presente proyecto se enfoca en el diseño de la arquitectura del algoritmo de encriptación avanzada AES-Rijndael haciendo uso de la tecnología de arreglos de puertas programables por campos (FPGA), con lenguaje de descripción de hardware (VHDL), para lo cual se utilizó una FPGA Cyclone II y la herramienta Quartus II de Altera, en la cual se sintetizó y simuló la arquitectura diseñada. Esta implementación se centra en el proceso de cifrado, soportando bloques de de 128 bits tanto para los datos como para la clave, los datos son agrupados sobre una matriz de bytes que contiene 4 filas y 4 columnas estos bytes representan elementos de un Campo Finito GF() o Campo de Galois, las operaciones utilizadas en el algoritmo Rijndael las mismas que son llevadas a cabo en una serie de iteraciones o también llamadas rondas que son operaciones de cambios de posición de los bytes y operaciones vi sobre el campo finito GF(). El número de rondas dependerá del tamaño del bloque de datos y de la longitud de la clave, para el presente caso en el cual se utiliza un bloque de datos y clave de 128 bits se utilizaran 10 rondas. Para la comprobación de proceso de encriptado se hará uso de una pequeña aplicación desarrollada en lenguaje Java la cual permitirá adquirir la información que ha sido sometida al proceso de encriptado, y enviar a la tarjeta el texto que se desea encriptar, la comunicación entre la aplicación y la tarjeta DE2 se la realizara mediante puerto serial a través de un modulo que maneja la comunicación RS-232 con una tasa de transferencia de 19200 b/s.
dc.format	application/pdf
dc.format.extent	88
dc.language.iso	spa
dc.publisher	Espol
dc.rights	openAccess
dc.subject	ALGORITMOS INFORMATICOS
dc.subject	HARDWARE
dc.title	Implementación hardware del estandar de encriptación avanzado (AES) en una FPGA
dc.type	bachelorThesis
dc.identifier.codigoespol	D-83158
dc.description.city	Guayaquil
dc.description.degree	Ingeniero en Ciencias Computacionales Especialización Sistemas Tecnológicos