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Diseño de un módulo de propiedades intelectual basado en FPGA para el manejo del bus 12c
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| dc.contributor.advisor | Ponguillo Intriago, Ronald Alberto, Director | |
| dc.contributor.author | Manzano Araujo, Renato Javier | |
| dc.contributor.author | Pérez Avilés, Mónica Janina | |
| dc.creator | ESPOL. FIEC | |
| dc.date.accessioned | 2017-10-13T15:47:31Z | |
| dc.date.available | 2017-10-13T15:47:31Z | |
| dc.date.issued | 2011 | |
| dc.identifier.citation | Manzano, R.; Pérez , M. (2011). Diseño de un modulo de propiedades intelectual basado en FPGA para el manejo del bus 12c. [Tesis de Grado]. Escuela Superior Politécnica del Litoral. FIEC, Guayaquil. 104p. | |
| dc.identifier.uri | http://www.dspace.espol.edu.ec/xmlui/handle/123456789/41177 | |
| dc.description | El presente trabajo es el desarrollo de un ipcore i2c sencillo aplicado para el control y monitoreo de un dispositivo esclavo rtc y un dispositivo maestro alojado en un fpga de altera.nuestra aplicación está desarrollada en 2 tarjetas; conectadas a través de los puertos de entrada/salida de propósito general. una en la que está nuestro dispositivo esclavo i2c (rtc) y la otra tarjeta será la de2 de altera en la que estará nuestro maestro. en esta aplicación el usuario podrá setear todos los parámetros del reloj calendario como segundos, minutos, horas, día, fecha, mes y año a través de botoneras montadas en la tarjeta de2 y visualizadas en un display también ubicadas en la tarjeta. | |
| dc.format | application/pdf | |
| dc.format.extent | 104 p. | |
| dc.language.iso | spa | |
| dc.publisher | ESPOL. FIEC | |
| dc.rights | openAccess | |
| dc.subject | INGENIERIA ELECTRICA | |
| dc.subject | DISPOSITIVO DE CONTROL | |
| dc.title | Diseño de un módulo de propiedades intelectual basado en FPGA para el manejo del bus 12c | |
| dc.type | bachelorThesis | |
| dc.identifier.codigoespol | T-83325 | |
| dc.description.city | Guayaquil | |
| dc.description.degree | Ingeniero en Ciencias Computacionales Especialización Sistemas Tecnológicos |
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